Zeitschrift für Elektrotechnik und Elektronik

Entwurf einer CMOS-Parallel-Präfix-Addierzelle mit geringem Stromverbrauch

Shaochen Yang, Lau KT und Yufei Zhang

Die Addition ist die Grundoperation vieler moderner elektronischer Anwendungen . Als schnellster Addierer ist der parallele Präfixaddierer für viele Schaltungsentwickler am interessantesten. In den letzten Jahrzehnten wurden Versorgungsspannung und Größe der Transistoren enorm reduziert. Da immer mehr Transistoren auf einem einzigen Chip integriert werden, muss das Stromverbrauchsproblem gelöst werden. Stromverbrauchsarme Addierer werden seit Jahren untersucht und es werden viele Lösungen vorgeschlagen. In diesem Dokument wird eine neue Schaltung auf Transistorebene entworfen. Die vorgeschlagene Schaltungszelle verwendet Transmission-Gate-Logik und eine MUX-basierte Struktur. Die Simulationen werden mit dem Cadence® Virtuoso Spectre Simulator durchgeführt. Die Ergebnisse zeigen, dass der neue Addierer eine bessere Leistung hinsichtlich der Verlustleistung aufweist und im Vergleich zu herkömmlichen CMOS-Logikaddierern mit anderer Wortlänge über 5 % Energie einspart.